Verilog курс с HDLBits! Разобрался как избежать создания защелок! 2023 12 27

Тема на KONTAKTS http://kontakts.ru/showthread.php/40673

Telega https://t.me/fpga_cpld

Видео по теме Verilog практический курс

01. Узнал про HDLBits — on-line курс по изучению и тестированию схем на Verilog 2023 11 17 01 11 17 https://youtu.be/WvoAiwaCHSs
02. Verilog практический курс с HDLBits! 2023 11 20 19 27 08 https://youtu.be/VCHYowOpQSM
03. Verilog практический курс с HDLBits! Узнал что управлять я могу только выходами! 2023 11 22 https://youtu.be/b7WPUOxH430
04. Verilog практический курс с HDLBits! Узнал что assing это не провод! 2023 11 23 https://youtu.be/tgNqonfnBdc
05. Verilog практический курс с HDLBits! Написал модуль с AND GATE в легкую и без подсказки! 2023 11 25 https://youtu.be/b6qYsfc9QT4
06. Verilog практический курс с HDLBits! Описал NOR! Ты не поверишь но это детектор 0! Знал? 2023 11 26 https://youtu.be/KrX1ISFAl2M
07. Verilog практический курс с HDLBits! Описал XNOR! Узнал как поставить ! А тысможешь? 2023 11 27 https://youtu.be/oO8lDS7KS2k
08. Verilog практический курс! Изучил wire declaring! Error (297009): Can’t open project ? 2023 11 27 https://youtu.be/DbCrJgMBtgc
09. Verilog практический курс с HDLBits! Ура прошел тест кода с wire! Зто был глюк сервака! 2023 11 28 https://youtu.be/sZs4kQxC0oQ
10. Verilog практический курс с HDLBits! Создал аналог чипа 7458! Создал свой первый чип. 2023 11 30 https://youtu.be/6bNpSH1AUdY
11. Verilog практический курс с HDLBits! Узнал что такое vector! 2023 12 01 10 42 57 https://youtu.be/1Qj5RbTCC9A
12. Verilog практический курс с HDLBits! Узнал как объявлять и делить вектора! 2023 12 02 https://youtu.be/tVVqNprrtKA
13. Verilog практический курс с HDLBits! Научился менять байты местами в шине! 2023 12 03 https://youtu.be/tVVqNprrtKA
14. Verilog практический курс с HDLBits! Расширил навыки с побитовыми операциями BITWISE! 2023 12 04 https://youtu.be/6hxki6eUtUU
15. Verilog практический курс с HDLBits! Изучил логику AND, OR, XOR с 4- разрядными данными! 2023 12 05 https://youtu.be/r8oYrhPOgW8
16. Verilog практический курс с HDLBits! Научился конкатенировать вектора! 2023 12 07 https://youtu.be/w5sGbTWMKxg
17. Verilog практический курс с HDLBits! Научился реверсировать вектора разными путями! 2023 12 08 https://youtu.be/e-gzSoDeekA
18. Verilog курс с HDLBits! Узнал что такое replication operator и как реплицировать биты! 2023 12 09 https://youtu.be/I5xgcvVPV3U
19. Verilog курс с HDLBits! Узнал как реплицировать и еще конкатенировать5 сигналов! 2023 12 10 https://youtu.be/7UmZI0XiVGU
20. Verilog курс с HDLBits! Иерархия модулей в Verilog, сделал модуль в модуле! 2023 12 14 https://youtu.be/kR39IOVerJ0
21. Verilog курс с HDLBits! Иерархия в Verilog, узнал как подключать порта по расположению! 2023 12 16 https://youtu.be/he-b3JmSEA4
22. Verilog курс с HDLBits! Иерархия в Verilog, узнал как подключать порта по имени порта! 2023 12 17 https://youtu.be/YVWBFB1eTXk
23. Verilog курс с HDLBits! Иерархия в Verilog, узнал как подключать 3 модуля! https://youtu.be/Nd1fHh4aCyI 2023 12 18
24. Verilog курс с HDLBits! Иерархия в Verilog, узнал как подключать 3 модуля шинами! 2023 12 19 https://youtu.be/QxxIXY_f2TU
25. Verilog курс с HDLBits! Научился собирать 32-bit сумматор из 2-ух 16-bitных add! 2023 12 20 https://youtu.be/DknjP5Clpr8
26. Verilog курс с HDLBits! Иерархия в Verilog, научился собирать сумматоры! 2023 12 21 https://youtu.be/YOK8a1Oo6k0
27. Verilog курс с HDLBits! Иерархия в Verilog, описал carry-save adder на раз — два! 2023 12 22 https://youtu.be/PIo7AlAJV7M
28. Verilog курс с HDLBits! Иерархия в Verilog,за 5 минут расписал Adder–subtractor! 2023 12 23 https://youtu.be/LNzlooV0cSI
29. Verilog курс с HDLBits! Узнал как описать комбинационную логику с always или assign! 2023 12 24 https://youtu.be/OtNcJn21EcE
30. Verilog курс с HDLBits! Реализовал 3 типа назначений в Verilog! 2023 12 25 https://youtu.be/RKUv2An7xK8
31.Verilog курс с HDLBits! Разобрался с IF statement в Verilog! 2023 12 26 https://youtu.be/CiBIBk36Ykg https://youtu.be/CiBIBk36Ykg
32. Verilog курс с HDLBits! Разобрался как избежать создания защелок! 2023 12 27 https://youtu.be/J3vK_AwjHck
33. Verilog курс с HDLBits! Освоил case statment! 22023 12 28 https://youtu.be/AU2uv8XVx9g

Руководство тут https://hdlbits.01xz.net/wiki/Always_if2

Пример что получилось!

// synthesis verilog_input_version verilog_2001
module top_module (
input cpu_overheated,
output reg shut_off_computer,
input arrived,
input gas_tank_empty,
output reg keep_driving ); //

always @(*) begin
if (cpu_overheated)
shut_off_computer 1;
else
shut_off_computer 0;
end

always @(*) begin
if (arrived)
keep_driving gas_tank_empty;
else
keep_driving 0;
end

endmodule

Продолжение следует…